静电放电对结势垒肖特基二极管正向I—V特性的影响

摘 要：本文基于人体放电模型对4H-SiC结势垒肖特基（JBS）二极管进行同一电压下的多次脉冲放电，直接对二极管管脚加静电。每次放电后测量器件的I-V特性，并利用透射电镜和扫描电镜分析静电放电后JBS的损伤部位，分析静电放电下JBS的失效机理。

关键词：4H-SiC JBS 静电放电 失效分析

1 引言

微电子器件朝着低功耗、耐高压、高可靠性方向发展，这对半导体材料的性能提出了更高的要求。传统的硅器件和砷化镓器件限制了装置和系统性能的提高，需要研制新的材料来代替传统半导体材料。SiC材料具有优越的性能，具有禁带宽度大、热导率高、载流子饱和速率大等优点，这些优势使得4H-SiC材料在高温、高频、高功率环境下具有很高的可靠性。

SiC材料在功率整流器方面的主要应用是肖特基二极管（SBD）、PiN二极管和结势垒肖特基二极管（JBS），其中JBS二极管结合了SBD和PiN二极管的优势，具有SBD的快速开关特性，又有PiN二极管反向电压大、漏电流小的特性。SiC材料的优异性能与JBS结构相结合是当今二极管发展的趋势。在高频功率电源、航天功率系统、核能探测和通信系统等领域有着较好的应用前景。[1]

与传统肖特基二极管类似，静电放电是造成JBS失效的常见原因之一，鉴于JBS的广泛应用，研究JBS器件静电损伤具有非常重要的意义。本文结合SEM和TEM对JBS进行静电放电下的失效分析。

2 实验

2.1 实验条件

实验器件采用Cree公司生产的商用C3D10065A商用4H-SiC材料肖特基整流器。静电放电仪为国产的某型号静电发生器，选用人体静电模块（HBM）产生静电脉冲，为了避免热效应，相邻两次静电间隔时间为6s。

实验步骤：

（1）将所有器件进行编号，利用半导体参数测试仪观察各器件的初始I-V特性。

（2）对器件的管脚加ESD脉冲，放电电压恒为15kV。每一个器件共进行四组放电，前三组每次放电20次，最后一组放电250次，每组放电结束后分别测量器件的正向I-V特性。

2.2 实验结果

（1）正向偏压为0.5V时，器件的初始漏电流均值为100nA。

（2）第一组放电后，漏电流增长至几百€%eA，一个样品甚至增长至1.6mA。

（3）每组放电后，漏电流逐渐增大到极值14 mA。

（4）继续施加静电，漏电流可达26.7mA。

（5）在此基础上增加静电次数为250次，可发现漏电流没有明显变化，证明器件已经失效。

2.3 结果分析

正向导通时，除了PN结内建电势差会引起电流稍微降低外，JBS的正向电流特性与SBD类似。

根据热电子发射理论，SBD正向导通电流为[2]：

施加静电应力后，势垒高度降低导致IF增大。对于掺杂的SiC，主要的散射机构为声学波散射和电离杂质散射。在杂质浓度较低的样品中，电离杂质浓度很小，电离杂质散射对迁移率的影响可以忽略不计，晶格散射起主要作用，所以當ESD使得结上好耗尽区温度上升时，迁移率随温度升高迅速减小，RD增大，肖特基势垒对IF的影响使得正向压降受影响不大。 [3]

损伤器件进行切片后，利用扫描电子显微镜（SEM）和透射电子显微镜（TEM）对样品进行分析，可得到下图所示的结果：

从左图中可以看出，器件肖特基区域和PN结区域大面积损毁，衬底有断裂层。右图为放大图，可以观察到ESD后器件氧化层和界面处产生了许多新的缺陷。半导体中的杂质和缺陷可以作为复合中心和陷阱中心，复合中心可以促进载流子复合，陷阱中心可以显著积累非平衡载流子。JBS在ESD作用下，产生大量的缺陷，宏观上表现为正向导通电流增大。

3 结论

本文基于ESD实验及器件物理性能退化机理分析，研究多次ESD对器件I-V特性的影响。对器件管脚施加ESD脉冲，结果表明ESD会引起器件正向I-V特性发生显著变化，造成JBS严重损伤，施加静电次数越多，器件损毁越严重。鉴于ESD在JBS工作环境中普遍存在，继续研究其他手段来检测ESD下器件损伤，对研究JBS可靠性具有非常重要的意义。

参考文献：

[1] 苗志坤，李天琪，徐立坤.4H-SiC TSOB结势垒肖特基二极管静态特性[J].电子科技.2013，26（8）.

[2]赵毅强，姚素英，解晓东等译.半导体物理与器件（第三版）[].电子工业出版社，2009.

[3]刘玉栋，杜磊，孙鹏，陈文豪.静电放电对功率肖特基二极管I-V及低频噪声特性的影响[J].物理学报.2012，61（13）.

作者简介：周瑶，西安电子科技大学先进材料与纳米科技学院 2012级研究生；王明瑞，长安大学经济与管理学院 2012级研究生。